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HDL代码质量评估方法关键技术研究与电路性能优化

【摘要】:HDL源代码的质量度量和质量控制是加速SoC/ASIC芯片设计进度、提高SoC/ASIC芯片质量的重要环节,已经成为限制SoC/ASIC芯片质量和可靠性的瓶颈,为了加速SoC/ASIC设计过程,保证源代码研发质量,并尽早发现芯片设计阶段存在的缺陷,迫切需要提出HDL源代码质量评估的方法。本文对HDL源代码质量评估关键技术——HDL源代码抽象技术和组合逻辑环转化技术进行了研究。同时,研究成果在参与的三个芯片设计项目中得到了验证。主要成果有: 1、鉴于现有主流源代码工具只能根据定制的规则进行静态形式检查,对于一些与规则无关的代码缺陷则无法进行审核。故提出了一种以复杂度为导向的HDL源代码抽象方法,该方法着眼于可综合HDL源代码层面,将源代码抽象为一个两层有向网络。该网络以高复杂度节点为网络源端,边权值反映HDL源代码的描述复杂度。采用了经典的Dijkstra算法作为高复杂度代码搜索算法,将其应用于定位HDL源代码中复杂度较高的部分。其中,被作为实验对象的实例有:处理器类设计PE、总线结构类设计XD_BUS、算法实现类设计MQ编码器、通用外设类IP核MMC/SD/TF卡控制器。实验结果说明,该方法能够有效地提取代码中设计复杂度较高的代码,使得这部分设计较为复杂、易出现质量问题的源代码得到重点审核,弥补现有源代码检查工具只能进行静态规则审查的缺陷,并给电路设计提出指导性意见。 2、提出一种组合逻辑环转化方法,以解决RTL以及高级语言逻辑综合阶段所面临的拆分组合逻辑环的问题。相比现有文献,引入了SAT引擎对电路进行了表征,并使用静态逻辑蕴涵完成了电路的逻辑推理,同时,在求解过程中,根据实际应用需求对蕴涵规则进行了定制,使得在计算过程中,能够不断地对冗余向量和目标函数进行优化。以选定实例的源代码和开源代码为实验对象,评估了所提出的组合逻辑环识别和拆分算法的性能。实验结果表明,转化时间和转化后非环电路的规模都小于现有文献。 3、应用所提出的高复杂度HDL源代码搜索方法,对XD_BUS的源代码进行了质量评估,并依据得出的评估结果,给XD_BUS的优化和重新设计提出了相应的指导意见。结合该指导意见,对XD_BUS进行了优化和重新设计,该优化方案采用了多个设备队列,降低了片上总线与设备之间的耦合度;同时,将数据接收通道和数据发送通道分离,并在数据接收通道和数据发送通道中设置了多条子数据通道,提高了数据传输的并发性。采用了SMIC0.18μm标准单元工艺库完成了该总线的逻辑综合,其最高工作频率为232MHz。同时,完成了XD_BUS的性能评估,其总线吞吐率为5.4Gbps@100MHz,远大于规格要求的3.2Gbps@100MHz。 4、应用所提出的高复杂度HDL源代码搜索方法,对MQ编码器的源代码进行了质量评估,并依据得出的评估结果,给MQ编码器的优化和重新设计提出了相应的指导意见。结合该指导意见,提出了一种串行MQ编码器VLSI结构和并行多上下文MQ编码器VLSI结构。相比现有文献,创新点在于:(1)分析了编码过程中上下文保持次数、索引值保持次数等,并将其分离,最终针对不同的事件设计了不同的硬件结构,使得各种事件都能被更好地处理;(2)提出了一种索引值预测方法,可并行处理多个连续相同的上下文CXD;(3)提出了一种前导零电路检测VLSI结构,并通过一次性移位的方法,避免了重归一化过程的循环迭代;(4)优化了索引表,将其中的启动态和非暂态分离并进行了独立的分析,降低了硬件传播延时。基于TSMC0.18μm标准单元工艺库的综合结果表明,提出的并行多上下文MQ编码器能够工作在286.80MHz,吞吐率为573.60Msymbols/sec,提出的串行MQ编码器最高工作频率为547MHz,其面积为79012.84μm2,其吞吐量为547Msymbols/sec。这两个MQ编码器硬件结构的吞吐量都高于现有文献中的设计。 5、提出了一种外设类IP核的可配置设计方法,该方法将IP核功能点抽象为指令集,并建立了粗粒度单元和细粒度单元的单元库文件,通过不同的指令调度方案,完成对IP核功能的设计。以应用于雷达信号处理器中的外设类IP核MMC/SD/TF卡控制器为实验对象,对其所对应的各种IP核结构进行了分析,利用这些IP核结构较为规则的特点,将SD/TF卡Master控制器IP核作为设计对象,最终生成了需要的IP核硬件电路。该方法可弥补人工RTL代码设计IP核的方法的缺陷,如源代码可扩展性、可配置性、一致性较差等。

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