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卷积神经网络压缩算法与电路设计

【摘要】:深度卷积神经网络是目前许多现代人工智能应用的基础,在图像、语音等领域中取得了巨大成功。然而,卷积神经网络在计算及存储上的密集性直接影响了人工智能应用在移动设备的部署。因此,研究卷积神经网络压缩算法以及硬件加速电路有着重要的实用价值。本文总结了常用的神经网络压缩算法以及神经网络加速器架构。针对卷积网络计算及存储密集性带来的高带宽及高存储问题,本文首先通过通道剪枝有效地减少了参数量与计算量,同时优化了通道重建时训练损失函数,提高了特征的完整性与整体精度;接着对全连接层参数进行剪枝;最后对全体参数进行低比特量化,经过三阶段的压缩,有效地降低了权重的存储需求。在CIFAR-10数据集上,VGGNet的参数压缩率达到了18倍,Top-1错误率仅增加了2.79%。此外,本文设计了高性能的通用型卷积神经网络加速器,依据卷积计算特点优化了加速器的访存结构,同时根据数据重用性优化了加速器的数据流映射方式,提高了计算效率。本文基于Virtex-7 FPGA完成卷积神经网络加速器的FPGA验证,并以AlexNet、VGGNet为测试对象验证了加速器的整体性能以及压缩算法的加速效果。测试结果表明,在100MHz的工作频率下,以AlexNet为基准的平均性能达到了83GOPS,单个DSP性能达到了0.18GOPS。对于32×32大小的测试图片,VGGNet网络的识别速度达到47.6fps,压缩网络识别速度达到61.4fps。本文设计的加速器验证系统具有低存储要求、实时性好、可配置性强等特点,满足深度卷积神经网络在移动设备上的应用要求。

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