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移位卷积神经网络的软硬件加速设计

【摘要】:近年来,卷积神经网络在机器识别领域有了巨大突破,使得基于神经网络的应用程序数量激增。然而,卷积神经网络的高精度是以高计算复杂度为代价的。深度神经网络百万数量级的参数数量使其对计算和存储设备都有着较高的要求,在嵌入式设备上部署卷积神经网络所要求的实时性和功耗均难以满足需求。本文设计一种低功耗神经网络加速器将相当有意义。本文利用卷积神经网络对权重参数不敏感的特性,提出一种新型的基于移位操作的卷积神经网络,并研究了一种量化为幂的权重训练方法,使得神经网络的推断精度仍然几乎维持原模型的精度。以此为基础,设计了两种基于FPGA的移位卷积神经网络加速器,第一种是可配置参数的神经网络加速器,配置为LENET-5时可达到4.3GOPs的吞吐率;第二种是基于TVM编译器的通用移位卷积加速器,是一种ARM+FPGA协同处理的模式,可达到3.2GOPs的吞吐率。两种加速器均大大减少了FPGA上DSP的使用,总体上能节省大约20%的功耗。另外,本文还初步建立了移位卷积神经网络的ASIC原型,设计了一种基于SAC阵列的移位卷积网络运算阵列,在SMIC40nm工艺下,核心计算部分的能效比达到2.3×10~(-11) J/op,大约是MAC阵列的1/7。

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